信号伝搬遅延

コンピュータネットワークにおいて、伝搬遅延は、信号の先頭が送信者から受信者へ移動するために必要な時間量である。 それは、特定の媒体を通ったときの伝送路長と伝搬速度の間の比率として計算される。

伝搬遅延は、d / s に等しい。ここで d は伝送路長、そして s はVelocity factor（波動伝搬速度）である。 ワイヤレス通信において、s = c である。ここで c は光速である。 銅線において、速度 s は、一般的に 0.59c から 0.77c の範囲である[1][2]。 この遅延は、高速なコンピューターの開発において主な障害であり、集積回路システムの相互接続のボトルネックと呼ばれる。

NOTゲートの伝搬遅延のタイミング図

全加算器において、赤色で示した入力A_iからキャリー出力C_i+1 への経路を通って、3つの論理回路の総合的なゲート遅延がある。

電子工学とデジタル回路において、伝搬遅延あるいはゲート遅延は、論理回路への入力が安定して変化が有効になったときから論理回路の出力が安定して変化が有効になるまでの時間の長さである。 しばしば、メーカーのデータシートにおいて、伝搬遅延は、入力が最終入力レベルの50%まで変化したときから出力が最終出力レベルの50%へ到達するのに必要な時間として参照される。 このことはレベル変化の方向に依存するかもしれない。この場合、立ち下がりと立ち上がりの遅延を t_PHL と t_PLH または t_f と t_r のように分けることになる。 デジタル回路においてゲート遅延を縮小することは、より高速にデータを処理し、全体的な性能を向上することを可能とする。 組み合わせ回路の伝搬遅延の決定は、入力から出力までの伝搬遅延の最も長い経路を特定し、この経路に沿ったそれぞれの回路の伝搬遅延を加算することが必要である。

論理要素の伝搬遅延の違いは、競合状態の結果として非同期回路にグリッチが発生することが主な要因である。 ロジカルエフォートの原理は、同じ論理ステートメントを実装する設計を比較するために伝搬遅延を利用する。

導電材料の抵抗は温度とともに上昇する傾向があるので、伝搬遅延は動作温度とともに増える。 電源電圧のわずかな増加は、伝搬遅延を増加させることがある。高くなったスイッチング閾値電圧 V_IH（しばしば高電圧電源レールの百分率として表現される）は、自然と比例して増加するからである[3]。 出力の負荷容量の増大（配線上に設置するファンアウト負荷が増えるとよく起こる）は、伝搬遅延を増やすことになる。 これらの要因の全ては、RC時定数を通してお互いに影響する。つまり、負荷容量の増加はCを増加し、熱誘導抵抗はR係数となり、そして電源閾値電圧は、一つ以上の時定数が閾値に到達するために必要かどうかに関わらず影響する。 論理ゲートの出力が長い配線に接続される、あるいは、多くの他のゲート（ファンアウトが多い状態）を駆動するために使われるならば、伝搬遅延は大抵増えることになる。

配線の伝搬遅延は、6インチ（15.24 cm）毎に1ナノ秒増えると近似できる[4]。 論理ゲートは、10ナノ秒以上からピコ秒までの範囲の伝搬遅延を持つ可能性がある。論理ゲートに使用されている技術によって伝搬遅延は異なる[4]。

物理学において、特に電磁場において、伝搬遅延は信号が目的地へ移動するために必要な時間の長さである。 例えば、電気信号の場合、信号が配線を通して移動するために必要な時間である。 Velocity factorと電波伝播を参照。

• Contamination delay
• Delay calculation
• レイテンシ
• 飛行時間
• Transmission delay